طراحی و پیاده‌سازی رمزنگار AES در بستر FPGA برای خطوط پرسرعت

نویسندگان

  • حسین سعیدی دانشگاه صنعتی اصفهان - دانشکده مهندسی برق و کامپیوتر
  • پرهام درّی دانشگاه آزاد اسلامی واحد نجف‌آباد - دانشکده مهندسی کامپیوتر
چکیده مقاله:

الگوریتم رمزنگاری AES یکی از متداول‌ترین الگوریتم‌های رمزنگاری متقارن است. به‌علت قابلیت‌های این الگوریتم، آن را می‌توان بر روی بسترهای مختلفی ازجمله بـر روی بسـترهای سخـت‌افزاری نظیر FPGA پیاده‌سازی کرد. همچنین به‌علت ساختار الگوریتم می‌توان مسیر داده را به‌صورت چرخشی و یا غیر چرخشی پیاده‌سازی نمود. ازآنجاکه بسته به کاربرد، استفاده از هریک از این دو معماری تأثیر فراوانی بر میزان گذردهی و میزان منابع مصرفی دارد، می‌بایست در طراحی توازنی میان این دو عامل همواره متناقض بـرقرار شود. همچنین ازآنجاکه در این الگوریتم قسمت S-Box بخش بحرانی جهت دستیابی بـه این اهـداف است، ایـن مقاله به ارائه یک مدار ترکیبی به‌منظور پیاده‌سازی S-Box استفاده‌شده در تبدل جای‌گشت بایت در الگوریتم AES و همچنین طراحی مسیر داده در این الگوریتم به‌صورت غیر چرخشی و با استفاده از تکنیک خط‌لوله می‌پردازد. نتایج حاصل در مرحله Place & Route نشان می‌دهد که معماری ارائه‌شده در این مقاله به‌میزان slices 3669 مصرف کرده و با بیشترین فرکانس پالس ساعت MHz 776/570 قادر است عمل کند بنابراین به گذردهی Gbps 35/71 دست می‌یابد. این نتایج بر روی Virtex 7 FPGA (xc7v585t -3ff1157) و با استفاده از نرم‌افزار Xilinx ISE 14.2 به‌دست آمده است.

برای دانلود باید عضویت طلایی داشته باشید

برای دانلود متن کامل این مقاله و بیش از 32 میلیون مقاله دیگر ابتدا ثبت نام کنید

اگر عضو سایت هستید لطفا وارد حساب کاربری خود شوید

منابع مشابه

طراحی و پیاده سازی رمزنگار aes در بستر fpga برای خطوط پرسرعت

الگوریتم رمزنگاری aes یکی از متداول ترین الگوریتم های رمزنگاری متقارن است. به علت قابلیت های این الگوریتم، آن را می توان بر روی بسترهای مختلفی ازجمله بـر روی بسـترهای سخـت افزاری نظیر fpga پیاده سازی کرد. همچنین به علت ساختار الگوریتم می توان مسیر داده را به صورت چرخشی و یا غیر چرخشی پیاده سازی نمود. ازآنجاکه بسته به کاربرد، استفاده از هریک از این دو معماری تأثیر فراوانی بر میزان گذردهی و میزان...

متن کامل

FPGA and ASIC Implementations of AES

In 1997, an effort was initiated to develop a new American encryption standard to be commonly used well into the next century. This new standard was given a name AES, Advanced Encryption Standard. A new algorithm was selected through a contest organized by the National Institute of Standards and Technology (NIST). By June 1998, 15 candidate algorithms had been submitted to NIST by research grou...

متن کامل

An Efficient Fpga Implementation of Aes Algorithm

The Advanced Encryption Standard can be programmed in software or built with pure hardware. But Field Programmable Gate Arrays (FPGAS) offer a faster and more customizable solution, since the entire algorithm can be executed in a single tick of clock cycle. This research deals with the implementation of AES algorithm in FPGA using Verilog Language. Software is used for simulation and optimizati...

متن کامل

Dual CLEFIA/AES Cipher Core on FPGA

In this paper a compact high throughput dual-cipher hardware structure is proposed, supporting the novel CLEFIA algorithm and the encryption standard AES. Currently, the more efficient and dedicated structures only allow to process the CLEFIA or the AES encryption algorithms. On the other hand, the existing multi-algorithm processors impose significantly higher area costs and are not able to ac...

متن کامل

FPGA Implementation of Reconfigurable Parameters AES Algorithm

In this paper, a novel method of using customized (AES) variable parameters is introduced. This method depends on a continuous parameters reconfiguration and a customization of each internal block. The customization depends on varying the four transformations (polynomial and affine transformations for S-Box (SB), ShiftRows (SR) transformation, and MixColumn (MC) transformation). Internal AES bl...

متن کامل

Power equalization of AES FPGA implementation

This paper briefly introduces side channel attacks on cryptographic hardware with special emphasis on differential power analysis (DPA). Based on existing countermeasures against DPA, design method combining power equalization for synchronous and combinatorial circuits has been proposed. AES algorithm has been implemented in Xilinx Spartan II-E field programmable gate array (FPGA) device using ...

متن کامل

منابع من

با ذخیره ی این منبع در منابع من، دسترسی به آن را برای استفاده های بعدی آسان تر کنید

ذخیره در منابع من قبلا به منابع من ذحیره شده

{@ msg_add @}


عنوان ژورنال

دوره 46  شماره 1

صفحات  153- 167

تاریخ انتشار 2016-04-20

با دنبال کردن یک ژورنال هنگامی که شماره جدید این ژورنال منتشر می شود به شما از طریق ایمیل اطلاع داده می شود.

میزبانی شده توسط پلتفرم ابری doprax.com

copyright © 2015-2023